Введение в проектирование на языке Verilog

#	Слайды	Примеры	Руководства	Задания
0	Вводная лекция	00_inv	Icarus Verilog	00_signext
1a	Комбинационная логика	01_mux 01_enc4 01_dec4	-	01_mux4 01_alu 01_cmp
1b	Вычисления с плавающей точкой	-	-	01_fp16
2	Последовательностная логика	02_reg_file 02_clkdiv 02_cnt 02_fdre	-	02_clkdiv 02_lfsr 02_shiftreg 02_rf_2r1w 02_fifo
3	FPGA Altera Cyclone IV и САПР Quartus	03_blink 03_blink_pll 03_bin_display	Установка Quartus Настройка USB-Blaster	03_hex_display 03_rnd_hex 03_timer
4а	Конечные автоматы, многотактные вычисления	04_mul 04_fsm_cnt 04_fsm_mul 04_div3	-	-
4b	Интерфейс UART	04_uart_loop 04_uart_tx	UART и picocom	04_uart_rx
5	RISC-V: архитектура, микроархитектура и имплементация	-	-	05_cpu
6	Статическая память в ASIC и FPGA	06_rom_uart	SignalTap	06_cpu
7a	STA	-	-	-
7b	Конвейерные вычисления	-	-	07_fp16pipe
8	RISC-V: 2-стадийная реализация	-	-	08_cpu
9	RISC-V: 3-стадийная реализация	-	-	09_cpu

Проектирование цифровых вычислительных систем

#	Слайды	Примеры	Руководства	Задания
1	Вводная лекция	-	-	-
2a	SystemVerilog (ч.1)	02_dpi	-	-
2b	Систолический массив	-	-	02_syst_arr
3	Управление потоком данных	-	-	03_syst_arr
4a	AXI-Stream	04_axis	-	-
4b	cocotb	04_cocotb	-	04_axis_fifo 04_syst_arr
5	AXI (ч.1)	05_axi_inc	-	05_syst_arr
6	AXI (ч.2)	06_axil2reg	-	06_syst_arr